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    設(shè)計進(jìn)程
    下圖顯示了設(shè)計進(jìn)程的各個步驟。
    該設(shè)計流程中，第?2?章"系統(tǒng)設(shè)計"中描述的系統(tǒng)分區(qū)這一初始階段后，幾個后續(xù)步驟可以并行執(zhí)行。
    ??shell?開發(fā)流程：通過使用?Vivado?IP?集成器和?IP?目錄，?Vivado?Design?Suite?能實現(xiàn)快速高效的塊級集成。系統(tǒng)性
    能關(guān)鍵方面的很大一部分，包括詳細(xì)接口創(chuàng)建、驗證和管腳分配，可以獨立到一個并行開發(fā)項目中，從而重點關(guān)
    注。該流程詳見第?3?章"shell?開發(fā)"。
    ??基于?C?語言的?IP?開發(fā)：使用?RTL?仿真（取決于設(shè)計、主機等條件）完整的一幀視頻需要大約一到兩天時間。使用
    C/C++?執(zhí)行同樣比特級精度仿真只需大約?10?秒鐘。基于?C?語言的開發(fā)流程帶來的生產(chǎn)力改善不容忽視。該流程
    詳見第?4?章"基于?C?語言的?IP?開發(fā)"。
    ??系統(tǒng)創(chuàng)建：運用?Vivado?IP?集成器和?IP?目錄，使用?shell?設(shè)計、原有?RTL?IP、System?Generator?IP?和賽靈思?IP?就可
    以把基于?C?語言的?IP?迅速結(jié)合到系統(tǒng)塊設(shè)計中。自動化接口連接功能和系統(tǒng)創(chuàng)建的腳本化功能意味著系統(tǒng)在整個
    IP?開發(fā)流程中能夠迅速地反復(fù)生成。該流程詳見第?5?章"系統(tǒng)集成"。
    ??系統(tǒng)實現(xiàn)：使用經(jīng)過驗證的?shell?設(shè)計、自動為器件和時鐘頻率優(yōu)化的基于?C?語言的?IP、現(xiàn)有的經(jīng)驗證的?IP，并
    使用業(yè)界標(biāo)準(zhǔn)的符合?Arm?AMBA??AXI4?協(xié)議的接口把它們?nèi)窟B接起來，您就可以最大程度地節(jié)省花在設(shè)計收
    斂上的時間。只需單擊幾次鼠標(biāo)或是使用腳本化流程，就可以從系統(tǒng)塊設(shè)計啟動這一流程。該流程詳見第?5?章"
    系統(tǒng)集成"。
    ??系統(tǒng)驗證：系統(tǒng)驗證可以使用門級精度的?RTL?仿真和/或通過編程?FPGA?并在電路板上驗證設(shè)計。由于?RTL?仿真用
    于驗證系統(tǒng)，而非開發(fā)過程中用于驗證和設(shè)計的迭代性仿真，故在設(shè)計流程結(jié)束時只需要一次仿真。該流程詳見
    第?5?章"系統(tǒng)集成"。

    簡介
    大型平板顯示器的質(zhì)量測量等眾多新型應(yīng)用迫使機器視覺應(yīng)用需要更高的相機分辨率和更高的幀速率，以滿足量產(chǎn)需求。同樣需要高分辨率、高速圖像采集的其它應(yīng)用包括半導(dǎo)體晶圓檢驗、PCB?檢驗和郵政包裹識別等。所有此類應(yīng)用的擴展顯著提高了帶寬需求。由于機器視覺需求極其廣泛，涵蓋低端、中端和高端系統(tǒng)，因此本白皮書主要針對鏈路速度達(dá)到?10Gbps或更高總帶寬的應(yīng)用。此類系統(tǒng)的設(shè)計人員勢必會遇到極具挑戰(zhàn)性的技術(shù)障礙，而賽靈思?7?系列（包括Zynq?全可編程?SoC?平臺）可利用功能強大的新技術(shù)解決上述挑戰(zhàn)。本白皮書介紹的可擴展解決方案可為設(shè)計人員提供穩(wěn)健可靠的系統(tǒng)平臺，其性能已經(jīng)過驗證能夠在長達(dá)?100?米的范圍內(nèi)處理超高像素速率。在打造新一代機器視覺連接技術(shù)時已經(jīng)考慮到了整個系統(tǒng)設(shè)計的三大方面?：成本、性能與功耗（包括遠(yuǎn)程供電與散熱考慮因素）。本白皮書詳細(xì)介紹的相關(guān)解決方案不僅可滿足上述需求，同時能夠讓設(shè)計人員對于解決方案的使用壽命充滿信心。賽靈思器件系列的長使用壽命在市場中眾所周知，也就是說，賽靈思產(chǎn)品從最初投產(chǎn)到使用壽命結(jié)束的時間通常會超過?10?年。另外，本文介紹的所有機器視覺解決方案的實現(xiàn)過程均符合公認(rèn)的通信標(biāo)準(zhǔn)要求。在引入?Zynq-7000?全可編程?SoC?系列之后，設(shè)計人員現(xiàn)在可以在智能可編程器件中支持?10G+?連接技術(shù)，此類器件能夠運行廣泛的高性能機器視覺軟件，如?：MVtec?的?HALCON。采用?Zynq?器件的可編程邏輯（PL）可為系統(tǒng)適當(dāng)配置機器視覺軟件和先進(jìn)圖像處理技術(shù)，以加速視覺處理，然后將此功能與Zynq?器件中的高性能?ARM??雙核?Cortex???-A9?處理系統(tǒng)（PS）結(jié)合在一起。這種技術(shù)組合能夠用于以下基于?Zynq?器件的緊湊型視覺系統(tǒng)應(yīng)用?：???采用高性能?10G+?連接功能的嵌入式接收器???無需?PC?的低功耗可定制嵌入式平臺???長使用壽命???高效可編程平臺?：??Zynq?器件?PL?中的加速視覺處理???Zynq?器件?PS?中高達(dá)?1GHz?的高性能串行處理
    訪問技術(shù)文檔和培訓(xùn)資料
    在適當(dāng)?shù)臅r間獲得正確的信息，對于及時設(shè)計收斂并確保整體設(shè)計成功而言十分重要。參考手冊、用戶指南、教程和
    視頻能夠幫助您盡快掌握?Vivado?Design?Suite。本節(jié)為您列出了部分技術(shù)文檔和培訓(xùn)資料的來源。
    使用?Documentation?Navigator
    Vivado?Design?Suite?配套提供賽靈思?Documentation?Navigator?（圖?1-3），用于訪問和管理全套賽靈思軟/硬件文檔、
    培訓(xùn)資料和輔助材料。借助?Documentation?Navigator，您可查看賽靈思最新及過去的技術(shù)文檔。您可通過版本、文檔
    類型或設(shè)計任務(wù)來過濾技術(shù)文檔顯示內(nèi)容。結(jié)合搜索功能可幫助您快速找到正確的信息。?“Methodology?Guides”是技
    術(shù)“Document?Types”下的過濾器之一，借助該過濾器，您幾乎可以在瞬間找到任何的方法指南。
    賽靈思通過?Documentation?Navigator，使用“Update?Catalog”功能，為您提供最新的技術(shù)文檔。該功能可提醒您有可
    用的目錄更新內(nèi)容，并提供有關(guān)文檔的具體信息。賽靈思建議您在出現(xiàn)提醒時要更新目錄，以使其保持最新。此外，
    您可以為指定的文檔建立本地技術(shù)文檔目錄并對其進(jìn)行管理。
    Documentation?Navigator?中有一個“Design?Hub?View”標(biāo)簽?！癉esign?Hub”是指與設(shè)計活動（如應(yīng)用設(shè)計約束、綜合、
    實現(xiàn)，以及編程和調(diào)試等）相關(guān)的文檔集。文檔和視頻被納入每個設(shè)計中心內(nèi)，以簡化相關(guān)領(lǐng)域的學(xué)習(xí)過程。每個設(shè)
    計中心均包含“Getting?Started”?（快速入門）部分、?“Support?Resources”?（輔助性資料）部分?（包含該流程的?FAQ），
    以及“Additional?Learning?Material”?（更多學(xué)習(xí)資料）。?“Getting?Started”部分可為新用戶提供清晰的入門指導(dǎo)。對已經(jīng)
    熟悉該流程的用戶來說，?“Key?Concept”和“FAQ”部分可能是他們比較感興趣的內(nèi)容，有助于他們獲得?Vivado?Design
    Suite?相關(guān)專業(yè)知識。
    能夠使用“IP?集成器與標(biāo)準(zhǔn)接口”介紹的高生產(chǎn)力集成功能
    即便您最初只考慮一個設(shè)計，基于平臺的方法讓您能夠在初始設(shè)計實現(xiàn)后輕松地創(chuàng)建衍生設(shè)計。
    關(guān)于?shell?開發(fā)開發(fā)和驗證的更詳細(xì)說明請參見第?3?章"shell?開發(fā)"。
    IP?設(shè)計
    IP?開發(fā)流程的主要特性是它只包含能夠區(qū)分產(chǎn)品與?shell?的?IP。
    該設(shè)計?IP?非標(biāo)準(zhǔn)?IP，需要開發(fā)。大部分開發(fā)工作用于運行仿真，以驗證設(shè)計能否提供正確的功能。通過排除不會給處于
    開發(fā)中的新功能造成影響的標(biāo)準(zhǔn)塊，能最大程度地降低這一工作量和縮短仿真運行時間。這些標(biāo)準(zhǔn)塊應(yīng)處于?shell?內(nèi)。
    下圖展示了一個將設(shè)計?IP?添加到?shell?設(shè)計的完整系統(tǒng)演示。完成后的系統(tǒng)的關(guān)鍵特性之一在于它可以包含不同來源開
    發(fā)的?IP，例如：
    ??使用?Vivado?HLS?由?C/C++?生成的?IP
    ??使用?System?Generator?生成的?IP
    ??使用?RTL?生成的?IP
    ??賽靈思?IP
    ??第三方?IP
    在高生產(chǎn)力設(shè)計方法中，最顯著的優(yōu)勢之一來自于?C?語言仿真的驗證速度。從設(shè)計創(chuàng)建的角度來看，通過在開發(fā)過程
    中集中仿真?C?語言塊能夠帶來明顯的生產(chǎn)力改善。
    ??高速?C?語言仿真便于設(shè)計人員迅速開發(fā)和驗證準(zhǔn)確的解決方案。
    ??同時仿真多個?C?語言塊有助于彼此驗證各自的輸出。
    ??如果把多個?C?語言?IP?結(jié)合到一個?C?語言仿真中能夠產(chǎn)生更明顯的總體生產(chǎn)力優(yōu)勢。
    圖?2-2?突出表現(xiàn)了您在使用?C?語言?IP?時可能遇到的兩難局面。塊?U1、?U2?和?U3?是都屬于?C?語言?IP，它們可以被組合
    到單個頂層?U123?中。與此類似，塊?U6?和?U7?是可以組合到單個?IP?塊?U67?中的?C?語言?IP。您可以選擇下列兩種方法
    之一：
    X-Ref?Target?-?Figure?2-2
    圖?2-2：系統(tǒng)設(shè)計示例
    Send?Feedback
    描述


    This?answer?record?discusses?a?known?issue?with?the?ChipScope?Inserter?tool?in?the?13.2?software,?which?fails?when?targeting?a?Virtex-7?device.?


    The?ChipScope?Inserter?tool?displays?an?error?message?similar?to?the?one?below:


    Inserter?fails?with?ICON?core?generation?error?
    ?:WARNING:encore:175?-?
    ?Project?options?(family='virtex7',?device='xc7v485t')


    解決方案


    If?you?are?using?v13.2?of?the?ChipScope?Inserter?tool,?and?targeting?a?Virtex-7?part,?the?tool?will?error?and?fail.?


    This?is?a?known?issue?in?the?13.2?software?and?will?be?resolved?in?13.3.?A?patch?is?attached?to?this?Answer?Record.


    The?"readme"?file?that?is?included?with?the?patch?contains?all?the?necessary?information?that?you?need?to?patch?the?inserter?tool?software.

    系統(tǒng)分區(qū)
    在典型設(shè)計中，位于設(shè)計邊緣處的邏輯專門用于與外部器件連接，一般使用標(biāo)準(zhǔn)接口。這方面的實例有?DDR、千兆位
    以太網(wǎng)、PCIe、HDMI、ADC/DAC?和?Aurora?接口。對同一家公司內(nèi)的多種?FPGA?設(shè)計而言，這些接口和用于實現(xiàn)它們
    的組件一般是標(biāo)準(zhǔn)的。
    在高層次生產(chǎn)力設(shè)計方法中，該邏輯與核差異化邏輯彼此獨立，被視為?shell。下圖所示的即為?shell?塊設(shè)計示例。下圖
    中心的陰影部分指出了可以添加差異化邏輯或?shell?驗證?IP?的區(qū)域。
    對新設(shè)計方法的需求
    在當(dāng)今日益復(fù)雜的電子產(chǎn)品中使用的先進(jìn)設(shè)計正在挑戰(zhàn)器件密度、性能和功耗的極限，同時也使設(shè)計團(tuán)隊面臨挑戰(zhàn)，
    要求他們必須在限定的預(yù)算內(nèi)按時完成設(shè)計目標(biāo)，獲得機會窗口。
    解決這些設(shè)計挑戰(zhàn)的高效方法是把更多時間用于較高層次的描述，從而獲得最快的驗證時間和最大的生產(chǎn)力提升。
    對新設(shè)計方法的需求在下圖中得到充分體現(xiàn)。每個區(qū)域的面積代表設(shè)計流程中每個階段的開發(fā)工作量的比例。
    ??對傳統(tǒng)?RTL?方法而言，大部分工作耗費在細(xì)節(jié)的實施工作上。
    ??在高層次生產(chǎn)力設(shè)計方法中，大部分工作用于設(shè)計和驗證您是否構(gòu)建了正確的系統(tǒng)。
    傳統(tǒng)方法
    傳統(tǒng)設(shè)計開發(fā)首先是由有經(jīng)驗的設(shè)計人員估計如何用新技術(shù)實現(xiàn)自己的設(shè)計，完成寄存器傳輸級?(RTL)?的設(shè)計采集，通
    過綜合和布局布線執(zhí)行一些嘗試，確認(rèn)自己的估計，然后繼續(xù)開展其余部分的設(shè)計采集工作。一般完成這項工作的方
    法是逐次綜合每個塊，以重復(fù)確認(rèn)設(shè)計實現(xiàn)細(xì)節(jié)可接受。
    確認(rèn)設(shè)計能提供所需功能的主要方法是仿真該?RTL。盡管?RTL?描述方式具備位準(zhǔn)確和周期準(zhǔn)確的性質(zhì)，但這種高度準(zhǔn)
    確性也使得仿真速度過慢且易出錯誤。
    只有當(dāng)設(shè)計中的所有塊都已經(jīng)采集到?RTL?中才能夠?qū)ο到y(tǒng)開展完整驗證，往往會造成對?RTL?的調(diào)整。在系統(tǒng)中的全部
    塊驗證完畢后，就可以集中布局布線，早期對時序和占位面積的估算準(zhǔn)確性要么完全相符，要么會發(fā)現(xiàn)不準(zhǔn)確的地方。
    這也往往會導(dǎo)致對?RTL?的修改，重新啟動系統(tǒng)的又一次驗證和又一次再實現(xiàn)。
    設(shè)計人員現(xiàn)在往往需要在給定項目中實現(xiàn)數(shù)十萬行?RTL?代碼，把大部分時間花在細(xì)節(jié)的實現(xiàn)工作上。如圖?1-1?中所體
    現(xiàn)，設(shè)計人員把更多時間花在實現(xiàn)設(shè)計上，而不是設(shè)計所有產(chǎn)品保持競爭力所必須的新穎創(chuàng)新的解決方案。
    無論是采用更新的技術(shù)以提升性能，還是采用更緩慢的技術(shù)以提供更具競爭力的定價，都意味著大部分?RTL?必須重新
    寫入。設(shè)計人員必須重新實現(xiàn)寄存器間的大量邏輯。
    系統(tǒng)開發(fā)
    雖然使用?shell?和多個?IP?塊對?FPGA?設(shè)計人員而言并非新概念，這種方法一般需要開發(fā)和仿真大量?RTL，多次整合數(shù)百
    乃至數(shù)千獨立信號以完成下列連接：
    ??shell?到驗證?IP
    ??shell?到核設(shè)計?IP
    ??shell?到衍生核設(shè)計?IP
    鑒于在傳統(tǒng)?RTL?設(shè)計進(jìn)程中使用這種方法會因設(shè)計和驗證工作產(chǎn)生大量額外的工時?（而且如果是在文本編輯器中進(jìn)
    行，還容易發(fā)生錯誤），設(shè)計團(tuán)隊一般選擇設(shè)計和集成所有內(nèi)容。
    Vivado?IP?集成器能讓這種方法成為可行，無需傳統(tǒng)的?RTL?文件手工編輯即可迅速完成?IP?集成工作。
    使用這一方法具有下列關(guān)鍵特性：
    ??Vivado?IP?目錄
    ??IP?集成器與標(biāo)準(zhǔn)接口
    高層次生產(chǎn)力設(shè)計方法指南
    高層次生產(chǎn)力設(shè)計方法沿襲了較為傳統(tǒng)的?RTL?方法的基本步驟，如圖?1-1?所示。但是，它能夠讓設(shè)計人員把更多時間
    花在設(shè)計增值解決方案上。高生產(chǎn)力方法的主要屬性有：
    ??shell?概念，即把?I/O?外設(shè)和接口采集到獨立的設(shè)計項目中，與差異化邏輯并行開發(fā)和驗證。
    ??使用基于?C?語言的?IP?仿真，讓仿真速度與傳統(tǒng)?RTL?仿真相比減少到數(shù)量級，為設(shè)計人員提供了設(shè)計理想解決方案
    的時間。
    ??運用賽靈思?Vivado??Design?Suite，使用基于?C?語言的?IP?開發(fā)、?IP?重復(fù)使用和標(biāo)準(zhǔn)接口實現(xiàn)時序收斂的高度自
    動化。
    °?使用?Vivado?IP?目錄方便地重復(fù)使用您自己的塊和組件級?IP，還能方便地獲取已通過驗證且已知能在該技術(shù)中
    良好實現(xiàn)的賽靈思?IP。
    高層次生產(chǎn)力設(shè)計方法中的所有步驟都能交互式地執(zhí)行，或使用命令行腳本執(zhí)行。所有手工交互的結(jié)果都可以保存到
    腳本，實現(xiàn)從設(shè)計仿真直至?FPGA?編程的整個流程的完全自動化。根據(jù)您的設(shè)計和?RTL?系統(tǒng)級仿真的運行時間，該流
    程可在電路板上生成?FPGA?比特流并測試設(shè)計，一般能在任何?RTL?設(shè)計仿真完成之前開展。
    創(chuàng)建衍生設(shè)計時，還將得到更加明顯的生產(chǎn)力提升。就像修改工具選項一樣簡單，基于?C?語言的?IP?與不同的器件、技
    術(shù)和時鐘速度可輕松對應(yīng)。完全腳本化的流程加上通過?C?語言綜合實現(xiàn)的自動時序收斂，意味著能夠迅速地完成衍生
    設(shè)計的驗證和組合。

    簡介
    在您開始項目之前，一個重要前提是需要對系統(tǒng)的設(shè)計和組合方法有清晰的理解。在任何復(fù)雜的系統(tǒng)中都存在通向解
    決方案的多條路徑。這些路徑由您的選擇而定，包括創(chuàng)建什么樣的完整?IP?塊、重復(fù)使用哪些?IP?塊、使用哪些工具和方
    法驗證?IP/集成?IP?到系統(tǒng)中以及使用什么工具和方法檢驗系統(tǒng)。
    本章的目的是探討您做出的系統(tǒng)分區(qū)選擇和回顧?Vivado??Design?Suite?中有助于系統(tǒng)開發(fā)流程自動化的關(guān)鍵特性。
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