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奇/偶校驗(yàn)（ECC）是數(shù)據(jù)傳送時(shí)采用的一種校正數(shù)據(jù)錯誤的一種方式，分為奇校驗(yàn)和偶校驗(yàn)兩種。
如果是采用奇校驗(yàn)，在傳送每一個字節(jié)的時(shí)候另外附加一位作為校驗(yàn)位，當(dāng)實(shí)際數(shù)據(jù)中“1”的個數(shù)為偶數(shù)的時(shí)候，這個校驗(yàn)位就是“1”，否則這個校驗(yàn)位就是“0”，這樣就可以保證傳送數(shù)據(jù)滿足奇校驗(yàn)的要求。在接收方收到數(shù)據(jù)時(shí)，將按照奇校驗(yàn)的要求檢測數(shù)據(jù)中“1”的個數(shù)，如果是奇數(shù)，表示傳送正確，否則表示傳送錯誤。
同理偶校驗(yàn)的過程和奇校驗(yàn)的過程一樣，只是檢測數(shù)據(jù)中“1”的個數(shù)為偶數(shù)。
CL延遲
CL反應(yīng)時(shí)間是衡定內(nèi)存的另一個標(biāo)志。CL是CAS Latency的縮寫，指的是內(nèi)存存取數(shù)據(jù)所需的延遲時(shí)間，簡單的說，就是內(nèi)存接到CPU的指令后的反應(yīng)速度。一般的參數(shù)值是2和3兩種。數(shù)字越小，代表反應(yīng)所需的時(shí)間越短。在早期的PC133內(nèi)存標(biāo)準(zhǔn)中，這個數(shù)值規(guī)定為3，而在Intel重新制訂的新規(guī)范中，強(qiáng)制要求CL的反應(yīng)時(shí)間必須為2，這樣在一定程度上，對于內(nèi)存廠商的芯片及PCB的組裝工藝要求相對較高，同時(shí)也保證了更優(yōu)秀的品質(zhì)。因此在選購品牌內(nèi)存時(shí)，這是一個不可不察的因素。
還有另的詮釋：內(nèi)存延遲基本上可以解釋成是系統(tǒng)進(jìn)入數(shù)據(jù)進(jìn)行存取操作就序狀態(tài)前等待內(nèi)存響應(yīng)的時(shí)間。打個形象的比喻，就像你在餐館里用餐的過程一樣。你首先要點(diǎn)菜，然后就等待服務(wù)員給你上菜。同樣的道理，內(nèi)存延遲時(shí)間設(shè)置的越短，電腦從內(nèi)存中讀取數(shù)據(jù)的速度也就越快，進(jìn)而電腦其他的性能也就越高。這條規(guī)則雙雙適用于基于英特爾以及AMD處理器的系統(tǒng)中。由于沒有比2-2-2-5更低的延遲，因此國際內(nèi)存標(biāo)準(zhǔn)組織認(rèn)為以現(xiàn)在的動態(tài)內(nèi)存技術(shù)還無法實(shí)現(xiàn)0或者1的延遲。

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